max+pluxs ii v10.2

max plus ii免費版是一個可編程邏輯設計軟件平臺，主要可用于模擬電路實驗，使用十分專業(yè)的研發(fā)環(huán)境可以幫助設計師快速完成設計圖上的任務，從而對后期產品的制造提供了良好的輔助功能。

軟件介紹

      max plus ii是一款專為PLD打造的開發(fā)編程軟件，提供FPGA/CPLD開發(fā)集成環(huán)境，是世界上最大可編程邏輯器軟件。在Max+plus ii上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程,它提供了一種與結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。max plus ii設計速度非?？臁τ谝话銕浊чT的電路設計，使用MAX+PLUSII，從設計輸入到器件編程完畢，用戶拿到設計好的邏輯電路，大約只需幾小時。設計處理一般在數(shù)分鐘內內完成。特別是在原理圖輸入等方面，Maxplus2被公認為是最易使用，人機界面最友善的PLD開發(fā)軟件，特別適合初學者使用。

功能介紹

      1.設計輸入。在傳統(tǒng)設計中，設計人員是應用傳統(tǒng)的原理圖輸入方法來開始設計的。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設計中得到了廣泛應用。

      2.前仿真(功能仿真)。設計的電路必須在布局布線前驗證電路功能是否有效。(ASCI設計中，這一步驟稱為第一次Sign-off)PLD設計中，有時跳過這一步。

      3.設計編譯。設計輸入之后就有一個從高層次系統(tǒng)行為設計向門級邏輯電路設轉化翻譯過程，即把設計輸入的某種或某幾種數(shù)據(jù)格式(網表)轉化為軟件可識別的某種數(shù)據(jù)格式(網表)。

      4.優(yōu)化。對于上述綜合生成的網表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結果代替一些復雜的單元，并與指定的庫映射生成新的網表，這是減小電路規(guī)模的一條必由之路。

      5.布局布線。在PLD設計中，3-5步可以用PLD廠家提供的開發(fā)軟件(如 Maxplus2)自動一次完成。

      6.后仿真(時序仿真)需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。(ASCI設計中，這一步驟稱為第二次Sign—off)。

      7.生產。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產